uart串口通信verilog源码，包含测试程序，包括cpu收发数据的模拟，可用modelsim，ncsim等软件编译运行
code.rar
(预估有个28文件)
code
src
TBR.v
3KB
TOP.v
3KB
RBR.v
2KB
UART_FPGA.v
33KB
TEST_TOP.v
3KB
cat.bat
163B
CLK_DIV.v
3KB
CPU.v
3KB
TEST_CON.v
6KB
transcript
409B
RX.v
7KB
CONFIG.v
6KB
BAUD.v
4KB
TX.v
3KB
TEST_CLK_DIV.v
3KB
TEST.v
25KB
FPGA.v
2KB
sim
pattern
pattern.v
8KB
sim.v
2KB
model
CPU_SIM.v
4KB
makefile
502B
tsk
tp05.v
162B
tp03.v
164B
tp06.v
161B
tp01.v
132B
tp02.v
162B
tp04.v
161B
simfiles.f
355B
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