Quartus ii与verilog实现8位计数器Modelsim仿真工程
Quartus ii 13.0 与 Verilog实现8位计数器，Modelsim仿真，有testbench。
文件列表
Quartus ii与verilog实现8位计数器，Modelsim仿真工程
(预估有个131文件)
count.map.ammdb
123B
count.map.cdb
3KB
count.vpr.ammdb
373B
count.root_partition.map.reg_db.cdb
196B
count.map.bpm
572B
count.map_bb.cdb
2KB
count.sgdiff.cdb
3KB
count.cmp.bpm
604B
count.cmp.cdb
6KB
count.rtlv_sg.cdb
1KB
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