采用三个状态机控制编码操作，并采用局部优化和模板数据缓冲技术，提出了一种简单、灵活的新结构，提高了编码效率，减小了硬件实现的资源消耗，在码块处理上也具有很大灵活性。设计了硬件结构的Verilog HDL模型，进行了仿真和逻辑综合，并用FPGA进行了验证。仿真和综合结果表明，设计的硬件结构是正确的，最高频率可达82 MHz，满足设计要求。