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带宽自适应高阶全带宽自适应高阶全数字锁相环的研究与设计数字锁相环的研究与设计
全数字锁相环设计，是新型的锁相环设计，应用的基础!
Digital Circuit Experiment Programmable Frequency Divider
用SMIC 0.18μm CMOS工艺设计了一种高速电荷泵电路。该电路可以工作在参考频率为622MHz的锁相环中。传统的电荷泵中电流舵结构是工作速率最高的,设计在电流舵电荷泵的基础上使用了正反馈的技术
电路功能与优势 该电路是低噪声微波小数N分频PLL的完整实现方案,以 ADF4156 作为核心的小数N分频PLL器件。使用 ADF5001 外部预分频器将PLL频率范围扩展至18 GHz。采用具有
基于quartus的分频器和定时器设计
奇数分频器，计数器位宽设置为6位，最高可设置63分频。通过更改计数器位宽和分频系数可以达到设计所需的频率
分频器源代码，FPGA基础的东西，经过整理的东西，值得下载的喔！
树控分频器的功能就是输入端为音阶的数值，该数值即为该音阶的分频预置值，分频预置值控制分频模块进行分频，由此可得到每个音阶对应的频率，发出不同的声音，扩展可做为电子琴的一个模块。引脚自行配置
verilog编写的偶数分频器，占空比为50%,系本人初学FPGA实践
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