低功耗采样保持电路的分析与设计

在分析和比较两种开关电容采样保持电路的基础上,设计了一种低功耗采样保持电路。它采用电容翻转式结构、增益增强技术以及栅压自举开关技术降低了运放的功耗和电路的非线性失真。电路采用smic 0.18μmCMOS工艺进行设计,仿真结果表明该采样保持电路的SNDR为71dB,功耗仅为3.8mW,可以用于10bit 50Ms/s的流水线ADC中。