课设——数字钟.zip
数字逻辑电路的课程设计——数字钟，检查顺利通过，verilog实现，模拟平台：Quartus 9.1
文件列表
课设——数字钟.zip
(预估有个138文件)
BCD.v.bak
3KB
clk_hz.v.bak
2KB
count_100.v.bak
473B
Clock.pre_map.cdb
14KB
Clock.(0).cnf.cdb
5KB
Clock.map.cdb
13KB
Clock.(4).cnf.cdb
3KB
Clock.map.bpm
925B
Clock.(6).cnf.cdb
3KB
Clock.cmp.cdb
59KB
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