MIPS五级流水线_实验代码.zip
1)用硬件描述语言(Verilog)设计MIPS流水线CPU,支持如下指令集: {add,addi,addiu,addu,and,andi,beq,bne,divu,j,jal,jr,lb,lbu ,lhu,lui, lw,multu,mfhi,mflo,or,ori,slt,slti,sltu,sll,sra,srl,sb,sh,sw,sub,sub} 2)用仿真软件Modelsim对有数据冒险和控制冒险的汇编程序进行仿真。
文件列表
MIPS五级流水线_实验代码.zip
(预估有个17文件)
2018302110324_薛娟_实验代码
ALU.v
2KB
mipstestloop_sim.dat
460B
WBstage.v
639B
ctrl.v
6KB
dm.v
442B
sccomp_tb.v
3KB
define.v
570B
IDstage.v
3KB
pipelinedcpu.mpf
85KB
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