锆石FPGA设计时钟
FPGA的verilog时钟设计 是二十四小时制的时钟,可以调节秒、分、时,可以暂停。包含所有的工程代码。
文件列表
锆石FPGA设计时钟
(预估有个143文件)
A4_Clock_Top.bdf
13KB
Segled_Init.v.bak
114B
Key_Init.bsf
2KB
Counter_Module.v.bak
719B
A4_Clock_Top.cmp.bpm
958B
A4_Clock_Top.ace_cmp.cdb
49KB
A4_Clock_Top.vpr.ammdb
622B
A4_Clock_Top.map.ammdb
129B
A4_Clock_Top.ace_cmp.bpm
938B
A4_Clock_Top.cmp.cdb
56KB
暂无评论