简易计算机系统(CPU)综合设计设计报告及工程文件(VHDL).zip
按照给定的数据通路、数据格式和指令系统，使用 EDA 工具设计一台用硬连线逻辑控制的简易计算机。利用QuartusII平台，通过VHDL语言设计完成了一个简易CPU
文件列表
简易计算机系统（CPU）综合设计设计报告及工程文件（VHDL）.zip
(预估有个1092文件)
Signal_generator.vhd.bak
1KB
CIN.vhd.bak
458B
PC.vhd.bak
656B
general_register_set.vhd.bak
1KB
ALU.vhd.bak
1KB
control_switch.vhd.bak
473B
command_reg.bsf
3KB
ALU.bsf
3KB
general_register_set.bsf
3KB
command_decoder.vhd.bak
2KB
暂无评论