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一.实验目的 1. 掌握用VHDL 实现状态机的方法 2. 利用状态机设计一个序列检测器 二.实验内容 使用状态机设计一个5位序列检测器。从一串二进制码中检测出一个已预置的5位二进制码”10110”
主要介绍了利用verilog语言进行序列检测器的社及