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不知道大家是不是遇到过类似的问题。尽管这个小bug对最后的结果验证不会有影响,但是查看内部的寄存器就很困难,感觉很不爽。
本文主要概括一下,如何针对Xilinx+ModelSim进行FPGA的仿真设计。
vivado与modelsim的联合仿真教程,帮助大家在vivado的平台上充分利用Modelsim进行仿真。
SDRAM读写控制的实现与Modelsim仿真
自己写的文档,希望对于刚刚上手高版本的quartus的人有所帮助
在modelsimSE创建Altera的仿真库
xilinx新发布的vivado2018.2设置界面与2017.4有很大区别,文中介绍了与modelsim的联合仿真流程介绍
ModelSim SE中Xilinx仿真库的建立 网络搜集
Modelsim后仿真详细步骤讲解
介绍modelsim的使用,适合初学者。以ISE+modelsim为例。
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