vhdl的组合时序逻辑及转化类型设计
基于vhdl的时序逻辑,组合逻辑,及数据类型转化的程序 寄存器,计数器,锁存器,比较器,收发器,译码器,选择器,编码器,表决器,加法器,译码器,总线,二进制到bcd码格雷码的转换,无符号到整型的转化,及位矢量的转化
文件列表
vhdl.rar
(预估有个36文件)
转化
无符号数到整数的转换.vhd
358B
二进制到BCD码转换.txt
1KB
将16进制转化为std_logic.txt
809B
二进制到格雷码转换.txt
919B
组合逻辑
双2－4译码器：74139.txt
1KB
多路选择器（使用select语句）.txt
852B
汉明纠错吗译码器.txt
3KB
多路选择器（使用when－else语句）.txt
783B
暂无评论