一种单端10 bit SAR ADC IP核的设计

摘要:本设计通过采用分割电容阵列对DAC进行优化,在减小了D/A转换开关消耗的能量、提高速度的基础上,实现了一款采样速度为1MS /s的10-bit单端逐次逼近型模数转换器。使用cadence spe

设计了一种12位精度,200 kS/s采样率的逐次逼近型模数转换器(SAR ADC)。针对传统的电容开关切换算法的大电容面积和高功耗,采用一种新型的电容开关切换算法,提高了转换精度,降低了功耗。此外,

为了实现高精度14 bit的逐次逼近型SAR(Successive Approximation)模数转换器ADC,提出一种数字自校准算法。该算法通过切换两种电容阵列的工作状态,得到电容之间的失配误差,

设计并实现了一款10 位逐次逼近型模数转换器,该电路采用了改进型开关逻辑结构降低了开关的动作频率,提高了数模转换器的线性度,同时降低了模数转换器的功耗。仿真结果表明,该模数转换器在Chartered

摘要: 本文对逐次逼近型模数转换器( SAR ADC) 的结构进行了介绍, 并对影响ADC性能的主要因素加以分析。设计了一种基于二进制加权电容阵列的数字校准算法, 并运用比较器自动失调校准技术, 实现

提出一种应用于10位逐次逼近型模数转换器(SAR ADC)的高精度比较器,具有精度高、功耗低的特点。该比较器采用差分结构的前置放大电路,提高输入信号的精度,其自身隔离效果减小了锁存器的回踢噪声和失调电

对于利用LabVIEW FPGA实现RIO目标平台上的定制硬件的工程师与开发人员,他们可以很容易地利用所推荐的组件设计构建适合其应用的、可复用且可扩展的代码模块。基于已经验证的设计进行代码模块开发,将

一种SPI控制器IP核，Verilog语言，用于FPGA，程序很不错

本系统采用FPGA加PCI IP核的模式实现对高速、大容量DVB传输流的实时传输,实现了系统设计的目标。选择PCI总线可以保证在足够的带宽下进行数据传输。FPGA的应用易于在线升级电路,扩充平台的功能

导读:本文介绍了LCD的通用驱动电路IP核设计,采用自顶向下的设计方法将其划分为几个主要模块,分别介绍各个模块的功能,用VHDL语言对其进行描述,用FPGA实现并通过了仿真验证。该IP核具有良好的移植