随着器件和互连线的技术特征尺寸以摩尔定律预测的速度缩小,单集成芯片(IC)的门密度和设计复杂度在近几十年不断增加。 接近纳米尺度的制造工艺引入了更多的制造误差。 在采用新技术和新材料制作的设计中,可以观察到当前故障模型所没有涵盖的新故障机制。 与此同时,电源和信号的完整性问题,随之而来的规模供电电压和更高的工作频率,增加了违反预先定义的时间裕度的友谊的数量。 验证设计和制造过程的正确性变得越来越重要和具有挑战性。 图1.1所示为简化后的IC生产流程示意图。 在设计阶段,将测试模块插入netlist中,并在布局中进行合成。 设计人员精心设置时序裕度,考虑仿真与实际运行