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FPGA-CPLD开发流程.rar
《AlteraFPGA、CPLD设计》,来自光盘,内容很详细,看资料的大小就知道了,绝对物超所值,内部资料,现与大家分享,希望对大家会有所帮助!
MCU控制FPGA/cpld产生步进为1Hz的正弦波,FPFA晶振频率为50M,最多产生10M
用FPGA,CPLD设计UART
当产生门控时钟的组合逻辑超过一级时,证设计项目的可靠性变得很困难。即使样机或仿真结果没有显示出静态险象,但实际上仍然可能存在着危险。通常,我们不应该用多级组合逻辑去钟控PLD设计中的触发器。
CPLD_FPGA 开发资料
第2章 FPGA—CPLD 江西理工大学教学用
CPLD FPGA EDA 全球CPLD FPGA公司介绍
《CPLD_FPGA技术与应用》复习题
CPLD-FPGA常用模块与综合系统设计实例.rar
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