在布线之前,采用极佳的时钟来用于合成及时序约束。约束的时钟定义可能出现在模块的顶层焊盘或引脚;可能出现在宏的输出,如锁延迟环(DLL) 或锁相环(PLL);或者作为产生的时钟出现在除法寄存器上。作者:安森美半导体公司 Billie Johnson