采用booth算法的乘法器设计

该代码是基于FPGA的矩阵乘法器的代码，可以实现32x32大小有符号矩阵相乘，开发环境是ISE，用modelsim进行仿真

可以改变参数来控制输入数据的宽度。…………

一种基于FPGA的串行乘法器的设计，他比并行乘法器运算速度慢，但是占用的资源少得多。

八位乘法器，用verilog编写的，很详细，其原理和代码都有，很好的学习文档

VHDL实现各种乘法器的源代码，也是同学传给我的，给大家参考一下

Stratix® II, Stratix, Stratix GX, Cyclone™ II, and Cyclone devices have dedicated architectural feat

AD835乘法器的资料，可以用于调制解调、压控放大器、倍频

VHDL implementation array multiplier

如题，讲解模拟乘法器的电路及应用，同时对其调制解调有介绍。

verilog语言写的FPGA内部实现硬件浮点乘法器的源码，两个时钟周期完成一次浮点乘法运算，里面调用了一个xilinx的定点乘法器IP核，因不同的FPGA芯片其定点乘法器IP核可能不同，所以本例子不