42_ZYNQ7020开发板Vivado配置IP核生成5路PLL(锁相环)

锁相环设计原理，PLL设计。锁相环的经典结构和组成部分及设计。

全数字锁相环，基于verilog的代码程序

研究了一种基于周期控制的逆变器全数字锁相环的建模和参数设计。传统过零鉴相锁相环虽然实现简单，但同步信号在含有谐波、毛刺情况下会存在多个过零点，以致锁相失败。为了解决这一问题，该文提出了基于离散傅里叶变

Agilent 安捷伦 锁相环 详细了解锁相环理论 电信 高频 射频 设计 使用

自己写的verilog锁相环。1k~100k频率比较稳定。N分频器自己修改。

pll锁相环的程序，里面含有注释可以编译使用的，采用matlab实现

关于matlab simulink 锁相环的仿真，有详细demo和仿真原理图以及各种例子

自己用simulink做的PLL仿真，需要的同志们可以看一下，互相交流

鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器，申明：这个程序也是我下载的，不过同步时间按可以控制，而且有点小毛病，我就不改正了，方便大家自己学习

答案(张厥盛 郑继禹 万心平 著) 西安电子科技大学出版