关于Xilinx FPGA/CPLD 的介绍

MCU控制FPGA/cpld产生步进为1Hz的正弦波,FPFA晶振频率为50M,最多产生10M

EDA-课件,第一章,教学用,VHDL语言的介绍什么的!fpga与cpld的对比!

用FPGA,CPLD设计UART

当产生门控时钟的组合逻辑超过一级时，证设计项目的可靠性变得很困难。即使样机或仿真结果没有显示出静态险象，但实际上仍然可能存在着危险。通常，我们不应该用多级组合逻辑去钟控PLD设计中的触发器。

CPLD_FPGA 开发资料

第2章 FPGA—CPLD 江西理工大学教学用

XilinxFPGA最新培训讲义，分不同的部分，英文讲义

Xilinxfpga设计培训中文教程.rar

XILINXFPGA时序约束教程。时序约束一共包含以下几个步骤：时钟约束、IO约束以及时序例外。

fpgaxilinx原语使用方法供大家参考。