深度不为2的幂次方的异步FIFO设计

DDR_DDR2接口的FIFO设计

异步FIFO结构及FPGA设计---跨时钟域设计

基于SOC异步FIFO的设计与形式验证_张波.caj

FPGA异步FIFO设计中的问题与解决办法.PDF

自己写的一个异步fifo,深度宽度都可自定义,包含binary到gray码,gray码到binary转换,异步时域通信,自定义almost full,almost empty等知识,以verilog写

关于设计中FIFO应该选择多大的问题，一个很好的学习资料

通过汇编语言实现2的n次方,作业,调试结果正确

计算2的n次方

2的n次方.cpp

无论是数据通讯或者SOC(包括FPGA或者ASIC设计)设计,跨时钟域(clock domain crossing)处理都是一件让人很头疼的事情,无论是在设计的前端或者步入设计的后端,都没有很好的工具