一种13 bit 40 MS/s采样保持电路设计

设计了一个用于13 bit 40 MS/s流水线ADC中的采样保持电路。该电路采用电容翻转结构,主运算放大器采用增益提高型折叠式共源共栅结构,以满足高速和高精度的要求。为减小与输入信号相关的非线性失真以获得良好的线性度,采用栅压自举开关。采用电源电压为3.3 V的TSMC 0.18 μm工艺对电路进行设计和仿真,仿真结果表明,在40 MHz的采样频率下,采用保持电路的SNDR达到84.8 dB,SFDR达到92 dB。