DSP中的更高性能/更低功耗的异步DSP核心设计

目前,处理器性能的主要衡量指标是时钟频率。绝大多数的集成电路 (IC) 设计都基于同步架构,而同步架构都采用全球一致的时钟。这种架构非常普及,许多人认为它也是数字电路设计的唯一途径。然而,有一种截然不同的设计技术即将走上前台:异步设计。 这一新技术的主要推动力来自硅技术的发展状况。随着硅产品的结构缩小到 90 纳米以内,降低功耗就已成为首要事务。异步设计具有功耗低、电路更可靠等优点,被看作是满足这一需要的途径。 异步技术由于诸多原因曾经备受冷落,其中最重要的是缺乏标准化的工具流。IC 设计团队面临着巨大的压力,包括快速地交付设备,使用高级编程语言和标准的事件驱动架构 (ED