嵌入式系统/ARM技术中的嵌入式设计中降低CPLD功耗的方案

导读:本文中我们将重点放在这些经验丰富的专家是如何使用超低功耗的复杂可编程逻辑器件(CPLD),并从他们的嵌入式设计中的I/O子系统节省每个微瓦的方法。 从事便携式或手持产品设计的工程师都明白对于如今的设计,最大限度地降低功耗是必不可少的要求。但是,只有经验丰富的工程师理解尽可能地延长系统的电池寿命的那些微妙但又重要的细节。 我们首先来了解在嵌入式设计中如何降低CPLD的功耗、电路板的面积和元器件成本。下一步,我们将看到在待机模式下如何尽量降低CPLD的功耗,不仅要仔细地选择器件,而且还要选择一个合适的总线驻留方案。器件工作期间,我们对节省功耗的探讨将包括选择逻辑门、智能I/O设计