Si5325是一个低抖动,高精度时钟乘数无抖动时钟乘法应用要求衰减。Si5325接受双时钟输入范围从10到710MHz和产生两个时钟输出范围从10到945MHz和选择频率为1.4千兆赫。该两个输出的分压分别从一个共同的源。该器件提供几乎任何频率在这个工作范围内的翻译组合。该Si5325输入时钟频率和时钟乘法比通过I可编程2C或SPI接口。该Si5325基于Silicon Laboratories的第三代DSPLL® 技术,可提供任意速率频率合成在一个高度集成的PLL解决方案,消除外部VCXO和环路滤波器元件的需要。该DSPLL环路带宽是数字可编程,提供在应用程序级的抖动性能优化。从一个单一的1