摘要:本文讨论了用于高速串行收发系统接收端的时钟分频电路的设计。通过对扭环计数器工作原理的分析,提出了一种基于类扭环计数器的分频电路,该电路可以模式可选的实现奇数和偶数分频,并达到相应的占空比。所设计电路在SMIC 0.18um CMOS工艺下采用Cadence公司的Spectre进行了仿真,结果显示电路可对1.25GHz时钟完成相应分频。 1 引言 目前,在高速串行数据传输系统中,传送的数据大多采用8B/10B 编码方案编码成自同 步的数据流,因此在接收端为了进行8B/10B 解码,需要对数据进行1:8/1:10 的串并转换; 在高速收发系统中,为在特定工艺下实现更高的传输速率,