对于复杂的电路板,如高阶通信系统,设计人员愈来愈需要为不同的DSP、FPGA、ASIC和微处理器提供更多的电压轨。目前必须面对的电源系统设计挑战,是在高速数字电路产生电流瞬时的情况下,将电压偏差降到最低。越来越需要关注的问题是,在使用先进IC时,如最新的GHz级DSP、FPGA、ASIC和微处理器,电流瞬时期间会出现输出电压的峰值偏差。如果核心电压(VCC)超出指定的容差上限,IC必须重设,否则会发生逻辑错误。为避免发生这种状况,设计人员需要更注意所使用的负载点(point-of-load, POL)模块瞬时效能。 最新GHz级DSP之类的数字负载需要相当快速的瞬时响应,以及相当低的电压