根据本系统的设计要求,步迸频率要求设雹为100 KHZ,因此要求R分频器采用 128分频,即将RA0、RA1、RA2分别设置为0、1、0。在本设计中,因为fd直接输入fin,丽且步进是100 kHz,所以分频系数不会出现小数,故可将A5~A0直接置o.因此,要控制MC145152,只需控制MC145152的NO~N9即可。这时,还应将双模分频器淘逻辑控制(CONTROL LOGIC)端MC设置为1。 16.2.3 FPGA illj控专用芯片的VHDL程序设计 根据系统的总体设计方案,FPGA测控专用芯片的输入信号有:FIN—被铡频率信号输入端:CLK——200 Hz.基准信号输入