首先看看对输入引脚的建立和保持时间要求,图1所示的模型给出了一个包含数据和时钟路径的输入电路的例子。图中带方框的相位符号表示路径中可能包含延时或相位调整电路,如IDELAY和DCM等。 图1 包含数据和时钟路径的输入电路的例子 建立时间(Setup)的要求是对FPGA输入引脚的要求,它代表时钟和数据之间在引脚上的关系。“正”的建立时间要求表示数据必须在时钟到达FPGA引脚之前到达FPGA;“负”的建立时间要求表示数据可以在时钟到达FPGA引脚之后到达FPGA。在时钟路径中使用DOM或PLL时这种情况是可能的。 类似地,输入保持时间(Hold)要求也是对FPGA引脚的要求,“正