一个Verilog的FIFO存储器代码

数字设计中经常设计到跨时钟域同步的问题，其中最为广泛采用的方法就是异步fifo实现多数据同步，文档里提供了一种实现方法。

同步fifo的实现，比较规范，可做代码风格参考

介绍异步F IFO的基本结构和工作原理,分析异步F IFO的设计难点及其解决办法,在传统设计的基础上提出 一种新颖的电路结构,用verilog描述并对其进行综合仿真并在FPGA上实现,得到较好的性能。

使用verilog实现的同步fifo（先进先出单元）。可直接综合。

基于verilog的同步fifo ，先进先出，后进后出，同步读写，测试可用

这是我自己写的一个同步FIFO的Verilog程序，通过了仿真验证。

介绍了利用altera原语进行fifo调用而非ipwizard的方法

Verilog实现的异步FIFO，不调用IP核，两级寄存器实现读写指针的同步，地址采用格雷码形式防止亚稳态

使用verilog实现了FIFO的基本功能,通过仿真测试

一个同步FIFO代码，按模块划分好了，分成了5个模块，实现空满标志的判断。