采用FPGA设计SDH设备时钟
SDH设备时钟(SEC)是SDH光传输系统的重要组成部分,是SDH设备构建同步网的基础,也是同步数字体系(SDH)可靠工作的前提。SEC的核心部件由锁相环构成。网元通过锁相环跟踪同步定时基准,并通过锁相环的滤波特性对基准时钟在传输过程中产生的抖动和漂移进行过滤。而当基准源不可用时,则由SEC提供本地的定时基准信息,实现高质量的时钟输出。 SEC需要满足ITU-T G.813建议[1]中的相关指标要求。SEC可以工作在自由振荡、跟踪、保持三种模式下,并且能够在三种模式之间进行平滑切换。由于ITU-T G.813建议规定的SEC带宽较窄(-3db带宽在1~10Hz内),且需要在三种工作模式下
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