分频器Divide)

代码直接实现5分频，修改代码中的n值可以实现相应的n分频，n为奇数。

分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如Altera的PLL,Xilinx的DLL)来进行时钟的分频、倍频以及相移设计,但是,对于时钟要求不太

EDA 仿真 用VHDL语言做的 八分频器

基于PLD的分频器的设计包括源代码引言译文等资源

设计一个能对2MHZ 以下的脉冲信号进行分频的器件。分频系数由STAR ES598PCI单板开发机的小键盘输入。由LED显示分频系数

为发展TD—SCDMA，需要发展全线的TD产业链，其中射频芯片是一个重要的瓶颈。在TD-SCDMA系统收发信机设计中，将采用零中频结构，这就要求本振信号的频率与系统射频频率相同。所以片上锁相环的设计非

CMOS

本文介绍了一种基于FPGA的多数值分频器的设计,该分频器可以实现占空比及分频系数可调,其分频数值可以是整数、小数和分数。文章给出了使用Altera公司的CycloneII系列EP2C5Q208C型FP

在 FPGA 上实现了奇数和偶数分压器、半整数和任意小数分压器的设计。

定阻型功率分频器的设计与制作(三)-二阶功率分频器