VHDL数字秒表(带源程序)

该设计已经测试通过,可直接使用,采用proteus进行仿真,由开始计时和停止计时按钮!

在体育比赛、时间准确测量等场合通常要求计时精度到1%秒（即10ms）甚至更高的计时装置，数字秒表是一种精确的计时仪表，可以担当此任。本课题的设计任务设计一个以数字方式显示的计时器，即数字秒表。

60S2系列单片机秒表程序，用于计时

源程序旋转LED数字时钟程序源程序旋转LED数字时钟程序源程序旋转LED数字时钟程序源程序旋转LED数字时钟程序源程序旋转LED数字时钟程序源程序

支持ActiveX,vcl,可供delphi，vc等多种语言使用。 尤其是仪表类工控软件界面制作。

UART_SEND 串口发送程序 UART_SEND_BUF 发送缓冲 UART_SEND_TEST 测试、应用程序 将程序下载到FPGA,与电脑串口连接，串口波特率9600，可直接运行，周期性发送0

比较器COMPARE模块是数据处理模块PROCESSOR内部的一个子模块,其功能就是根据两个输入参数求出其最大值。其输入、输出端口如图1 所示。 图1 COMPARE的输入、输出端口如图

EDA/PLD中的FPGA的VHDL源程序

边界判断器RESULT模块是数据处理模块PROCESSOR内部的一个子模块,其功能就是根据区分度阈值、四个滤波器的输出及其最大值进行边界的判断。其输入、输出端口如图1所示。 图1 RESULT模

一些经典vhdl基础开发的实例源代码，总共有近10个例子