Verilog HDL程序1.zip
(预估有个22文件)
Chapter-1
adder
vsim.wlf
32KB
adder_testbench.do
870B
work
adder_testbench
verilog.asm
7KB
_primary.vhd
90B
_primary.dat
556B
_info
340B
adder
verilog.txt.asm
2KB
transcript
389B
_primary.vhd
258B
_primary.dat
162B
adder_testbench.v
549B
transcript
389B
adder.mpf
16KB
adder.v
201B
adder.cr.mti
512B
chart
图1-6.bmp
746KB
Thumbs.db
18KB
图1-5.bmp
616KB
图1-4.bmp
789KB
图1-7.bmp
660KB
图1-8.bmp
346KB
图1-3.bmp
573KB
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