EDA/PLD中的Synplicity实施ReadyIP计划简化FPGA设计中IP获取、评估与使用流程
用户评论
推荐下载
-
EDA PLD中的Verilog HDL简介
Verilog HDL是一种硬件描述语言,用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述,并可
15 2020-12-13 -
EDA PLD中的LabVIEW的动态事件注册
动态事件注册可完全控制LabVIEW产生的事件的类型和时间。动态事件可使事件仅在应用程序的某个部分发生,也可在应用程序运行时改变产生事件的VI或控件。使用动态注册,可在子VI中处理事件而不是仅在产生事
11 2020-11-17 -
EDA PLD中的EDA用算法流程图描述系统时的MDS图
MDS图(Memonic Document State Diagram,可译为助记状态图,或备有记忆文档的状态图)是美国的Wi11iam Fletcher于1980年提出的一种系统设计方法,MDS图可
9 2020-11-17 -
EDA PLD中的一款基于APA300的创新型FPGA实验板
摘 要: 基于Actel公司Flash型FPGA芯片APA300设计并实现一款创新型FPGA实验板。该实验板包括2片互通的APA300、丰富的外围设备和常用外部设备端口,还提供与外部电路连接的扩展接
8 2020-11-06 -
风险评估实施中需要注意的问题
绿盟科技是国内具有二级安全服务资质的安全厂商之一,我相信还是有人对他们的评估资料感兴趣的。
40 2019-02-23 -
FPGA设计中的编程技巧
FPGA设计中的编程技巧,经典书籍。 一本非常不错的介绍FPGA编程技巧的书,不容错过!
45 2018-12-17 -
通信行业中数据仓库的设计与实施
通信行业数据仓库的建立,以及在此基础上讨论OLAP(联机分析处理技术)
18 2018-12-27 -
业务流程管理平台在IT实施中的应用
描述业务流程管理平台在IT实施中的应用。 目录: 业界的困惑与挑战; 解决方案; 案例分析;
40 2019-01-06 -
EDA设计中时钟的可靠性
摘要:在cPLD/FPG^芯片编程设计时,通常需要用时钟来控制系统中各模块协调工作,如果时钟设计不当,在极限温度、 电压或制造工艺偏差的情况下将导致错误的行为,并且调试困难。本文就此对全局时钟、门控时
17 2019-03-11 -
FPGA设计中的时序管理doc
当FPGA设计面临高级接口的设计问题时,该采取什么办法来解决呢?美国EMA公司的TimingDesigner软件可以简化这些设计问题,并提供对几乎所有接口的预先精确控制。下问文将向你娓娓道来。
18 2019-01-13
暂无评论