在高速数字电路系统的设计中,时钟占有非常重要的地位,系统时钟性能的好坏,直接影响到整个电路系统的性能。在研制VXI总线数字输入/输出模块的过程中,需要用到六路激励时钟信号和六路响应时钟信号,激励时钟信号和响应时钟信号存在延时关系。对于不同的测试电路,激励时钟信号和响应时钟信号的延时时间长度可编程调节。该时钟源输出时钟频率范围为40MHz~1Hz;频率的准确度为0.01%;时钟频率稳定度为1×10-5;时钟带负载能力不小于8块数字输入/输出模块;输出信号电平为ECL电平,同时兼具TTL/CMOS电平的信号输出功能。基于VXI总线的时钟源模块,采用AlTERA公司的FLEX系列的FPGA实现寄存器