摘要:介绍了静态时序分析在数字集成电路设计中的应用,并以100M以太网卡芯片设计为例,具体描述了以太网卡芯片设计中的静态时序分析流程及其时序问题。 关键词:静态时序分析 100M以太网卡 数字电路 约束 应用 集成电路自诞生以来,正如莫尔定律所预言的一样,每隔18个月集成度就翻一番。目前的集成电路设计已经由早期的几十μm减小到0.15μm,进入到了深亚微米级。在器件的特征尺寸降到深亚微米级的同时,器件的物理特性和电学特性也发生了很大的变化。器件本身固有延迟大大减小,而互连线所引起的延迟在整个单元延迟中所占的比例越来越大,因而时序不收敛是深亚微米集成电路设计中最常见的问题。在深亚微米集成电