EDA/PLD中的Verilog HDL 2 4解码器举例
2-4解码器电路的门级描述如下:module DEC2×4 (A,B,Enable,Z);input A,B,Enable;output [0:3] Z;wire Abar, Bbar;not # (1,2)V0 (Abar,A),V1(Bbar, B);nand # (4,3)N0 (Z[3], Enable, A,B),N1 (Z[0], Enable, Abar,Bbar),N2 (Z[1], Enable, Abar,B),N3 (Z[2], Enable, A,Bbar),endmodule
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