西北工业大学数字逻辑与verilog设计实验(数字电子技术实验)实验报告一
资源包括:1.modelsim10.2(bug少版本)安装包 2.完整实验报告一 3.第一次实验内容 4.第一次实验所需代码,包括modelsim项目
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