通信与网络中的一种精确的锁相环IP模块行为级建模
1 引言 随着SOC时代的到来,无论是芯片的复杂度还是规模都给集成电路设计者带来了巨大的挑战,而更大的困难却在于他们如何能够快速、精确地将各个IP应用到自己的设计当中。而正是由于各种IP、模块的大量应用,对设计中所需的IP、模块进行仿真、验证并能快速地将各个模块整合在一起,关键在于:SOC不仅包含大规模的数字模块、而且包含同样至关重要的模拟IP,数字模块可以通过硬件描述语言Verilog或VHDL来进行行为描述,而模拟IP如若仍沿用晶体管级的仿真策略,就会成为整个SOC的仿真、验证的瓶颈。 本文结合了TOP-DOWN以及DOWN-TOP的设计思路[1],并以100MHz锁相环(PLL)为参
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