我们再用verilog进行电路描述的时候,通常会用到一些经典的电路,比如加法器、计数器、移位器等等,不过也有很多人在设计的时候,往往不是采用很成熟的经典电路,而只是根据逻辑关系,自己写一段代码出来,经过综合后,发现这些电路多半不是最简单的电路,却又没有办法将他们进行更会深入的化简。实际上,我们通常用的很多电路,前人都已经有了很深入的研究,很多电路用最简单的电路完成最简单的功能。所以我觉得我们有必要对于经典电路的设计作一番学习。 我刚刚看到了一个很经典的电路,是关于计数器的设计的,这个计数器的功能很简单,那就是时钟的上沿(负沿)到来时,计数器加1,加满以后置零。功能简单,则不必要的电路也省