逻辑 CMake,SystemVerilog和SystemC实用程序,用于为FPGA和ASIC创建,构建和测试RTL项目。 包括: CMake实用程序,用于快速构建和测试RTL项目 SystemVerilog模块,用于创建高质量的RTL项目 具有SystemC的UVM的现代C ++框架,可为RTL项目创建高质量和高性能的测试 好处 快速设置 跨平台,跨IDE 无需为仿真和综合创建单独的脚本 无需为不同的工具(Intel Quartus,Xilinx Vivado,Verilator,ModelSim等)创建单独的脚本。 仅当输入源文件发生更改时,才支持增量编译,运行缓慢的供应商IP内