FPGA的Modelsim仿真，黑金动力社区出品
陈述了一些自己在MODELSIM中调用altera的IPCore的问题。现在已经解决，特分享
EDK与Modelsim联合仿真设置，适合初学者，易学
设计底层DUT单元：移位寄存器，功能同74LS164，输入端口为clock、reset、load、sel，datain输出端口为dataout，其并行输入输出数据宽度均为8比特。设计verilog t
debussy和modelsim联合仿真的实际例子，包括源码和一些关键的脚本配置，运行在windows下，每个LAB文件夹代表一个实验
使用Modelsim独立仿真AlteraIP核，结合modelsim的do命令进行使用
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