sync_fifo_0 与基于触发器的零延迟读取等待时间存储器的同步FIFO接口。 这是用SystemVerilog编写的简单同步FIFO设计。 文件design.sv是顶层设计文件,它使用反引号包括来合并其他设计文件。 同样,testbench.sv文件包括sim所需的其他相关文件。 (反勾号包含结构由所使用的仿真环境决定。) 测试台将随机数据发送到FIFO中,并检查弹出的数据。 可以调整测试台,以强调空的或满的条件,并更改推/弹出信号的随机断言。 请注意,FIFO设计为使用户可以连续断言断言。 仅当同时发出pop和vld信号时,才应由用户采样数据。 您可以在运行仿真并查看波形。