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介绍数字锁相环原理，并给出相应的MATLAB代码，通俗易懂。
通信系统数字锁相环的参数化设置一直是比较困难的事，利用数字环路和模拟环路实现参数化设置
基于FPGA的数字锁相环源代码文件，已验证成功。数字锁相环不仅吸收了数字电路可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样
锁相环的电荷泵设计，非常经典了！需要的童鞋可以下载一下。
本文件描述了嵌入式系统的数字系统的设计，非常系统的描述了数字系统设计的步骤，准确的运用了嵌入式系统。
锁相环路是一个相位的负反馈控制系统。这个负反馈控制系统是由鉴相器(PD)、环路滤波器(LF)和电压控制振荡器(VCO)三个基本部件组成的
嵌入式系统论文采用Nios定制指令的嵌入式系统优化设计摘要:Altera公司的Nios软核处理器以其低成本,设计灵活等特点,在嵌入式应用领域得到广泛的应用。采用Nios处理器的定制指令,可以把用户自定
图给出了CADILLAC时钟相位调整电路的框图。对于大规模生产测试,可能值得构造这样的电路。对于普通的实验测试,则太麻烦了。 电路将总线时钟进行N分频,然后通过一个-频率比较器把它与一个同样经过N
关于通信原理的课程设计，是数字锁相环和位同步的课程设计。需要的可以看下。
XAPP854-数字锁相环(DPLL)参考设计
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