verilogHDL设计实例
【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选 1 多路选择器 【例 5.8】阻塞赋值方式定义的 2 选 1 多路选择器 【例 5.9】非阻塞赋
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verilog HDL设计实例
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examples.pdf
148KB
add_ahead.v
1KB
correlator.v
1012B
mult4x4.v
1KB
crc.v
2KB
add_tree.v
942B
fir.v
1KB
adder4.ndb
446B
adder4.acf
15KB
adder4.hif
1KB
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