1 问:可否解释下 FPGA 时序约束设置方法,目前在做一个项目,功能仿真正确,但想进一步优化设计,采用怎样的时序约束才能达到目标呢? 答: 优化代码,可以从代码风格的角度出发,这就涉及到对整个系统的理解,例如如何对系统进行划分,是否进行有必要的流水或者重定时。时序约束包括时钟约束、关键路径的约束等等。这还是要求你对整个 设计有深入的理解。时钟约束是全局约束,在 Synplify Pro 下很好实现,在 SDC 中定义时钟频率即可。 在代码上的小打小闹对系统的时序影响不大,主要是对系统的分析工作做透了,像上面说的,对系统模块的划分,比如说相同功能的模块放到一个模块中去,若是可能时钟