逻辑的 Alogic是一种用于数字逻辑的中级综合语言,可Swift编译为标准Verilog-2005,以在ASIC或FPGA中实现。 动机 传统上,寄存器传送级别(RTL)数字设计是使用Verilog或VHDL硬件描述语言(HDL)指定的。 这些标准的HDL几乎可以无限灵活地表达什么数字电路,并在整个实现流程中用作这些数字电路在各种抽象级别(例如,行为描述,门级网表等)的表示。 虽然这种灵活性对于用于表示多种抽象级别的电路的语言是必需的,但它也迫使设计人员必须明确其设计的每个细节。 标准HDL语言的各种实现也遭受功能集不匹配的困扰,其中一种实现可能仅在受限制的情况下支持某些语言功能,并且这些限制在不同的实现之间有所不同。 对每个细节都必须明确的要求,再加上各种工具之间的不兼容性,导致了设计经验,设计人员需要遵循机械设计模式以及各种“最佳实践”规则和代码样式,以生成高质量的代码。 高级综合