simple FPGA modules:一些用于SystemVerilog原型制作的有用模块 源码
你好! 这些是我用于构建原型的原始模块。我不认为这些模块针对任何特定用途进行了优化。我为个人使用的设备编写了一个小型测试台,并在Vivado:registered:Design Suite中检查了结果。 内容 所有模块均在其各自的文件/文件夹中进行了描述。如果模块的源代码文件中提供了测试平台,则可能存在适当的sim_src目录,其中包含wave配置以及其他可能有用的内容。 XIYO:包含用于并行数据串行化的PISO模块和用于并行化串行输入的SIPO SIPO模块 执照 所有来源均应照此保留MIT许可证: / * MIT许可证(MIT) 版权所有:copyright:20XX Avinash(“ Avi”)Singh 特此免费授予获得该软件和相关文档文件(“软件”)副本的任何人无限制使用本软件的权利,包括但不限于使用,复制,修改,合并的权利,发布,分发,再许可和/或出售本软件的副本,并允许具备软件的人员这样做,但须满足以下条件:
文件列表
simple-FPGA-modules-main.zip
(预估有个4文件)
simple-FPGA-modules-main
src
XIYO
XIYO.sv
19KB
sim_src
tb4_XIYO_behav.wcfg
5KB
README.md
2KB
changelog.txt
168B
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