verilog小知识点.zip
(预估有个20文件)
例化模块2.jpg
20KB
reg & wire.jpg
32KB
非阻塞赋值避免竞争冒险.jpg
57KB
时延 与 惯性时延.jpg
101KB
编译指令2.jpg
83KB
端口连接规则.jpg
62KB
initial & always.jpg
207KB
例化（调用）模块1.jpg
39KB
顶层模块 & 底层模块.jpg
26KB
阻塞赋值 & 非阻塞赋值.jpg
55KB
testbench.jpg
17KB
module.jpg
118KB
generate.jpg
89KB
assign2.jpg
126KB
assign.jpg
73KB
数据类型.jpg
79KB
数值种类.jpg
44KB
编译指令1.jpg
54KB
defparam.jpg
34KB
边沿触发时间控制 之 一般时间控制.jpg
75KB
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