FPGA基础时钟DE2
本设计采用DE2开发板,用Verilog实现了基础时钟功能,可以设置起始时间。显示在数码管上。
文件列表
FPGA基础时钟DE2
(预估有个145文件)
watch_top.v.bak
3KB
shumaguan.v.bak
930B
select_out.v.bak
1KB
show_counter.v.bak
890B
watch_top_global_asgn_op.abo
211KB
watch_top.ace_cmp.cdb
35KB
watch_top.vpr.ammdb
372B
watch_top.map.ammdb
138B
watch_top.map.cdb
11KB
watch_top.sgdiff.cdb
12KB
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